随着EDA技术的发展，使用硬件语言设计PLD / FPGA已成为一种趋势。
目前最重要的硬件描述语言是VHDL和Verilog HDL。
VHDL早期开发，语法严格，Verilog HDL是基于C语言开发的硬件描述语言，语法相对自由。
与Verilog相比，VHDL和Verilog HDL比Verilog更加繁琐，但verilog的免费语法也很容易让一些初学者犯错误。
许多外国电子专业的学生在本科阶段教授VHDL，在研究生阶段教授verilog。
从国内的角度来看，VHDL有很多参考书，很容易找到数据，而Verilog HDL的参考书相对较少，这给学习Verilog HDL带来了一些困难。
从EDA技术的发展出现了用于CPLD / FPGA设计的硬件C语言编译软件。
虽然它仍然不成熟并且应用很少，但它可能成为继VHDL和Verilog之后的大规模CPLD / FPGA。
另一种手段。
（1）与其他硬件描述语言相比，VHDL具有更强的行为描述能力，这决定了他是系统设计领域最好的硬件描述语言。
强大的行为描述功能是避免特定设备结构以及从逻辑行为描述和设计大规模电子系统的重要保证。
（2）VHDL丰富的仿真语句和库函数可以在任何大型系统设计的早期阶段检查设计系统的功能可行性，并随时模拟设计。
（3）VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和现有设计的重用功能。
满足市场需求的大规模系统是高效的，并且高速完成必须由多个人甚至多个并行工作的多个组执行。
（4）对于使用VHDL完成的特定设计，EDA工具可用于逻辑综合和优化，VHDL描述设计自动转换为门级网表。
（5）VHDL具有相对独立的设计描述。
设计人员无需了解最终设计的结构即可理解硬件结构。
HDL有两个用途：系统仿真和硬件实现。
如果程序仅用于模拟，则几乎可以使用所有语法和编程方法。
但是，如果我们的程序用于硬件实现（例如，用于FPGA设计），那么我们必须确保程序是“可集成的”。
（程序的功能可以在硬件电路中实现）。
在软件合成期间，将忽略或报告不可集成的HDL语句。
我们应该记住，“所有HDL描述都可用于模拟，但并非所有HDL描述都可以在硬件中实现。
使用VHDL / VerilogHD语言开发PLD / FPGA的完整过程如下：1。
文本编辑：使用任何文本可以使用编辑器，也可以使用专用的HDL编辑环境。
通常，VHDL文件保存为.vhd文件，Verilog文件保存为.v文件。
2.功能仿真：将文件加载到HDL仿真软件中进行功能仿真，并检查逻辑功能。
它是否正确（也称为预仿真，这个步骤可以跳过简单的设计，只有在接线完成后，时序仿真）3。
逻辑综合：将源文件传输到逻辑综合软件进行综合，即，语言被集成到最简单的布尔表达式和信号连接关系中。
逻辑综合软件将生成.edf（edif）的EDA行业标准文件。
4.布局布线：将.edf文件传输到PLD制造商提供的软件进行布线，即设计良好的逻辑放置在PLD / FPGA中。
5.时序仿真：需要利用布局和布线确认参数，用仿真软件验证电路的时序。
（也称为后仿真）6。
程序下载：在确认仿真正确后，将文件下载到芯片HDL与传统的原理图输入方法之间的关系就像高级语言和汇编一样。
语言之间的关系。
HDL便携且易于使用，但效率不如原理图;原理图输入的可控性好，效率高，相对直观，但设计大规模CPLD / FPGA非常麻烦，便携性差。
在实际的PLD / FPGA设计中，通常建议使用原理图和HDL的组合进行设计，原理图适用于原理图，而HDL适用于HDL。
没有强制性规定。
当时，我们的最终目标是使用我们最熟悉的工具设计高效，稳定且满足设计要求的电路。
硬件描述语言HDL已经开发了20多年，并已成功应用于每个设计。
阶段：建模，模拟，验证，综合等。
它出现在20世纪80年代。
数以百计的硬件描述语言极大地促进和促进了设计自动化。
但是，这些语言通常面临特定的设计领域和级别，许多语言使用户感到茫然。
因此，迫切需要一种取向。
采用多域，多层和广泛接受的标准硬件描述语言设计。
在20世纪80年代后期，VHDL和Verilog HDL语言适应了这一趋势并成为IEEE标准。
现在，随着系统级FPGA和系统随着芯片的出现，硬件和软件协调设计和系统设计变得越来越重要。
传统意义上的硬件设计越来越倾向于与系统设计和软件设计相结合。
硬件描述语言迅速发展以适应新的情况，并出现了许多新的硬件描述语言，如Superlog，SystemC，Cynlib C ++等。
